Definiciones directas, parámetros de hardware y un ejemplo práctico para cada término del ecosistema, desde ADC hasta Secure Boot.
Conjunto de instrucciones base del procesador. El ESP32 clásico, S2 y S3 utilizan núcleos propietarios Tensilica Xtensa (LX6/LX7). Las series modernas C (C2, C3, C5, C6, C61), H (H2, H4) y P (P4) adoptan la arquitectura abierta, modular y eficiente RISC-V (32 bits).
Unidades centrales de procesamiento independientes. Los chips dual-core permiten dedicar un núcleo (Core 0) exclusivamente a la radio Wi-Fi/Bluetooth y a la planificación de FreeRTOS, dejando el segundo núcleo (Core 1) 100% libre para la aplicación y cálculos del usuario.
Velocidad de procesamiento medida en Megahertz (MHz). El ESP-IDF ajusta dinámicamente la frecuencia (Dynamic Frequency Scaling - DFS) para ahorrar energía en momentos de inactividad.
Procesador secundario independiente de ultra bajo consumo que continúa ejecutando instrucciones, leyendo sensores analógicos (ADC), I2C y pines GPIO mientras los núcleos principales permanecen apagados en Deep Sleep.
Instrucciones especializadas de silicio que ejecutan operaciones matemáticas vectoriales y matriciales con enteros (int8/int16) en paralelo, acelerando redes neuronales convolucionales (CNNs) y procesamiento de señales.
Unidad de procesamiento de punto flotante por hardware que realiza sumas, multiplicaciones y divisiones con números decimales (`float`) en un único ciclo de reloj, sin sobrecarga por emulación de software.
Acelerador gráfico 2D por hardware exclusivo del ESP32-P4 para manipulación acelerada de imágenes: rotación de fotogramas, escalado (scaling), mezcla alfa (alpha blending) y conversión de espacios de color (RGB565, ARGB8888, YUV420).
En la práctica
Renderizado de interfaces gráficas complejas (LVGL) a 60 FPS sin sobrecargar los núcleos de CPU principales.
Conjunto de fusibles microscópicos de silicio de grabación única e irreversible (One-Time Programmable - OTP). Almacenan claves secretas de cifrado, la dirección MAC de fábrica y bloquean interfaces de depuración en productos comerciales.
En la práctica
Utilizado con la herramienta `espefuse.py` para grabar claves de Secure Boot y desactivar puertos JTAG antes del envío al usuario final.
Protocolo de arranque seguro en el que el código de la ROM verifica criptográficamente la firma RSA-3072 o ECDSA del bootloader y del firmware antes de permitir su ejecución, impidiendo la inyección de código manipulado.
Mecanismo de hardware que cifra y descifra en tiempo real el contenido de la memoria Flash SPI externa utilizando el algoritmo XTS-AES. Impide la lectura física del firmware en caso de robo de la placa o desoldado del chip de memoria.
En la práctica
XTS-AES-128 en la mayoría de los chips; ESP32-S3, C5, P4 y H4 también admiten XTS-AES-256.
Módulo de seguridad avanzada que aprovisiona, almacena y opera claves criptográficas en silicio sin exponerlas jamás a la memoria SRAM o al firmware, impidiendo la extracción de claves incluso ante vulnerabilidades de software.
Aceleradores de curvas elípticas (como P-256 y P-384) y algoritmos de firma digital ECDSA en silicio, fundamentales para una conexión rápida y segura a la nube y para los requisitos de atestación del estándar Matter.
En la práctica
ESP32-S31, C5, C61, P4, H2 y H4 disponen de acelerador de hardware para ECDSA.
Periféricos de autenticación criptográfica que calculan códigos HMAC y firman mensajes con claves secretas grabadas en eFuses de forma invisible para el firmware.
En la práctica
Permite autenticación rápida y segura con AWS IoT Core y Microsoft Azure IoT sin almacenar certificados en texto plano.
Generador de números aleatorios verdaderos basado en el ruido térmico analógico de los circuitos de radio y silicio, esencial para generar claves de sesión en handshakes TLS/HTTPS.
En la práctica
Disponible en todas las series de ESP32 para garantizar entropía segura en conexiones HTTPS/MbedTLS.
Mecanismo físico de hardware que añade ruido y balanceo en el consumo de corriente eléctrica del chip para evitar que atacantes descubran claves criptográficas midiendo el consumo con osciloscopios.
En la práctica
Presente en las series ESP32-C5, C6, C61 y H2.
Memoria de acceso aleatorio de ultra alta velocidad integrada en el silicio, dividida en IRAM (instrucciones) y DRAM (datos). No pierde datos mientras el chip esté alimentado en modo activo.
Memoria de solo lectura grabada durante la fabricación del silicio. Contiene el código de arranque primario (First-Stage Bootloader), rutinas de descarga serie y funciones criptográficas básicas.
En la práctica
No puede ser alterada por el usuario ni infectada por malware; es la raíz de confianza de todo el chip.
Interfaz de comunicación con memorias Flash externas. Quad-SPI (QSPI) usa 4 líneas de datos, mientras que Octal SPI (OPI) usa 8 líneas simultáneas con soporte DDR, duplicando la tasa de transferencia.
Memoria RAM dinámica externa empaquetada junto al chip (SiP) o conectada vía bus SPI/QSPI/OPI que expande la memoria disponible para buffers gráficos, audio y modelos de IA.
Pequeños bloques de memoria SRAM (típicamente 8 KB a 32 KB) ubicados en el dominio de energía de bajo consumo (RTC / Low Power). Conservan su contenido durante el Deep Sleep.
En la práctica
Variables declaradas con `RTC_DATA_ATTR` mantienen su valor entre reinicios tras despertar de Deep Sleep.
Solicitud de bloques de memoria RAM con direccionamiento físico continuo y accesibles por controladores DMA (Direct Memory Access) para transmisiones de alta velocidad sin intervención de la CPU.
En la práctica
Necesario para buffers de pantallas SPI/I8080, audio I2S, transceptores Wi-Fi y lecturas de tarjetas SD.
Degradación del espacio libre de memoria dinámica en múltiples bloques pequeños dispersos debido a asignaciones y liberaciones sucesivas (malloc/free), impidiendo asignar bloques grandes contiguos.
En la práctica
Causa común de fallos en conexiones TLS o asignación de buffers de cámara tras horas de funcionamiento.
Nueva generación del estándar Wi-Fi que aporta mayor eficiencia espectral, menor latencia y menor consumo energético en entornos saturados mediante OFDMA y Target Wake Time (TWT).
Capacidad de operar tanto en la banda tradicional de 2.4 GHz como en la banda más descongestionada y de mayor ancho de banda de 5 GHz.
En la práctica
El ESP32-C5 es el primer chip de Espressif con radio Wi-Fi 6 de doble banda simultánea (2.4 GHz y 5 GHz).
Tecnología de modulación de Wi-Fi 6 que divide los canales de radio en subcanales diminutos (Resource Units - RU), permitiendo transmitir datos hacia y desde múltiples dispositivos en un mismo instante.
En la práctica
Reduce drásticamente la latencia en redes con cientos de sensores IoT conectados al mismo punto de acceso Wi-Fi 6.
Mecanismo de ahorro de energía de Wi-Fi 6 que permite al punto de acceso y al dispositivo acordar ventanas de comunicación específicas, manteniendo el microcontrolador dormido durante horas entre transmisiones.
En la práctica
Sensores a batería basados en ESP32-C6 multiplican su autonomía al conectarse a enrutadores Wi-Fi 6 con soporte TWT.
Modo tradicional de Bluetooth optimizado para streaming de audio continuo (perfil A2DP), transferencia de archivos y puertos serie SPP a tasas de datos de 2 a 3 Mbps.
Versión optimizada para consumo ultra bajo con soporte para modo de alta velocidad (2 Mbps), largo alcance (Coded PHY de 125/500 kbps) y extensiones publicitarias periódicas.
En la práctica
Soportado en ESP32, S3, C3, C6, H2 y H4 para balizas, sensores corporales y aprovisionamiento de credenciales Wi-Fi.
Nueva generación de audio Bluetooth basada en el códec LC3 de alta fidelidad y bajo consumo. Auracast permite transmitir audio en broadcast a un número ilimitado de receptores simultáneos.
En la práctica
Soportado nativamente por el SoC ESP32-H4 para auriculares inalámbricos y sistemas de transmisión de audio accesible.
Estándar de radio de baja potencia y baja tasa de transferencia en 2.4 GHz que sirve de base física para redes en malla de automatización del hogar (Zigbee 3.0 y Thread 1.3).
Protocolo unificador de capa de aplicación respaldado por Apple, Google y la CSA. Funciona sobre Wi-Fi, Thread y Ethernet, garantizando interoperabilidad directa sin bridges propietarios.
En la práctica
Un enchufe inteligente programado con ESP-Matter funciona simultáneamente en Apple HomeKit, Google Home y Home Assistant.
Pines digitales configurables como entradas (lectura de botones y sensores lógicos) o salidas (control de relés, LEDs y actuadores). Cuentan con resistencias pull-up y pull-down configurables por software.
Pines GPIO específicos muestreados por el hardware durante el ciclo de reinicio (reset) para determinar el modo de arranque: ejecución normal desde Flash SPI, modo de descarga de firmware o configuración de voltajes LDO.
Convertidor que transforma tensiones analógicas continuas en valores numéricos digitales (resolución de 12 bits, o 13 bits en ESP32-S2), con atenuaciones ajustables para rangos de hasta ~3.1V.
En la práctica
ADC1 puede utilizarse simultáneamente con Wi-Fi, mientras que ADC2 comparte recursos de hardware con el subsistema de radio en algunos modelos.
Convertidor por hardware que transforma números digitales en tensiones analógicas reales continuas (resolución de 8 bits), permitiendo generar ondas de sonido o voltajes de control.
Periférico por hardware diseñado para modulación por ancho de pulso (PWM) de alta precisión con desvanecimiento automático (fading) por hardware, configurable en múltiples canales y resoluciones de hasta 20 bits.
En la práctica
Regulación de intensidad de tiras LED RGBW y servomotores sin ocupar tiempo de ejecución de la CPU.
Generador avanzado de PWM concebido para conmutación de puentes H, motores de corriente continua (DC), motores sin escobillas (BLDC) e inversores solares, con control de tiempo muerto (dead-time) y entradas de fallo (fault capture).
En la práctica
Presente en ESP32, S3, C6 y P4 para accionamiento preciso de servomotores y robótica.
Transmisor y receptor de trenes de pulsos precisos con temporización exacta de microsegundos, ideal para protocolos infrarrojos (NEC, RC5, Sony) y control de LEDs direccionables WS2812B (NeoPixel).
En la práctica
Control de tiras de LEDs WS2812B con temporizaciones estrictas de 800 kHz sin bloquear interrupciones de la CPU.
Periférico de hardware dedicado a contar flancos de subida y bajada de señales digitales de forma autónoma, sin generar interrupciones por cada pulso.
En la práctica
Lectura de codificadores rotativos en cuadratura (rotary encoders), medidores de caudal de agua y anemómetros.
Controlador de red automotriz e industrial compatible con la especificación CAN 2.0B y CAN FD, resistente al ruido electromagnético severo con confirmación por hardware de tramas.
En la práctica
Lectura de datos de telemetría de vehículos mediante conector OBD-II y comunicación en maquinaria pesada.
Circuitos analógicos integrados que miden variaciones diminutas de capacitancia eléctrica cuando un dedo humano se aproxima a una pista de cobre o almohadilla conductora.
En la práctica
Permite crear botones táctiles detrás de vidrio o plástico y despertar el chip de Deep Sleep mediante toque.
Interfaz paralela flexible de alta velocidad de Espressif con soporte para transmisión y recepción de datos de 1 a 16 bits sincronizados con reloj externo o interno.
En la práctica
Presente en ESP32-C6 y P4 para comunicación de alta velocidad con memorias externas, cámaras y pantallas LCD.
Controlador USB integrado que permite al chip actuar tanto como periférico USB (teclado HID, ratón, puerto serie CDC, almacenamiento masivo) como puerto Host USB para conectar memorias USB o cámaras.
Periférico de hardware que conecta directamente el puerto USB de la PC a los pines de depuración JTAG y consola serie del chip, eliminando la necesidad de chips conversores externos (como CP2102 o CH340).
En la práctica
Disponible en ESP32-C3, C6, S3, C5 y H2 para carga de firmware y depuración con OpenOCD sin sondas adicionales.
Controlador USB de alta velocidad con capa física integrada (PHY High-Speed) que multiplica por 40 la velocidad de transferencia frente al USB Full-Speed (12 Mbps).
En la práctica
Exclusivo del ESP32-P4 para transmisión de video en tiempo real y transferencia masiva de archivos.
Interfaces serie diferenciales de ultra alta velocidad estándar de la industria móvil para sensores de cámara (CSI) y pantallas gráficas (DSI) de alta resolución.
En la práctica
Presentes en el ESP32-P4 con soporte de hasta 2 carriles a 1.5 Gbps por carril para video 1080p.
Acelerador de compresión de video por hardware capaz de codificar secuencias de fotogramas en formato H.264 (AVC) a resoluciones de hasta 1080p a 30 FPS.
En la práctica
Exclusivo del ESP32-P4 para cámaras de seguridad IP y videoporteros sin sobrecargar la CPU.
Controlador de capa de enlace Ethernet integrado en silicio que requiere únicamente un chip transceptor físico externo (PHY como LAN8720 o IP101) conectado vía bus RMII.
Interfaz de cámara paralela de 8 a 16 bits sincronizada por reloj de píxel (PCLK), sincronización horizontal (HREF) y vertical (VSYNC), diseñada para sensores de imagen tipo OV2640 y OV5640.
Estado de funcionamiento pleno en el que todos los núcleos de CPU, buses, periféricos y subsistemas de radio Wi-Fi/Bluetooth operan a su frecuencia nominal.
En la práctica
Consumo típico de 30 a 60 mA en cómputo puro, con picos de 200 a 400 mA durante transmisiones RF.
Modo de ahorro de energía en el que la CPU continúa funcionando activamente pero el subsistema de radio Wi-Fi o Bluetooth apaga sus circuitos entre intervalos de baliza (DTIM).
En la práctica
El ESP32 permanece asociado al router Wi-Fi consumiendo solo 20 a 40 mA mientras procesa datos locales.
Modo en el que el reloj de la CPU se detiene y la mayor parte de los periféricos digitales se suspenden, pero la memoria RAM interna se preserva íntegramente. El retorno al modo activo es prácticamente instantáneo (< 1 ms).
En la práctica
Consumo de corriente reducido a 0.8–2.0 mA; puede despertarse por temporizador, pines GPIO, UART o eventos Wi-Fi.
Modo de suspensión profunda en el que la CPU principal, periféricos y SRAM estándar se desenergizan por completo. Solo el dominio RTC/LP y su memoria de bajo consumo permanecen activos.
En la práctica
Consumo de corriente diminuto de 5 a 150 µA, permitiendo que sensores autónomos operen durante años con una única batería.
El modo de consumo más bajo posible del chip: todos los osciladores internos y memorias se apagan, manteniendo solo un temporizador ultralento o un pin de reactivación externo.
En la práctica
Consumo residual tan bajo como 5 µA; al despertar, el chip ejecuta un reinicio completo (reboot).
Eventos de hardware configurados para reactivar el microcontrolador desde Light Sleep o Deep Sleep.
En la práctica
Temporizador RTC (Timer), interrupción por pin táctil (Touch), cambio de nivel lógico en pines GPIO (ext0/ext1) o eventos del coprocesador ULP.
Circuito comparador analógico interno que monitorea continuamente la tensión del riel de 3.3V y reinicia el chip de forma segura si el voltaje cae por debajo del umbral crítico (~2.43V).
En la práctica
Evita la corrupción de datos en la memoria Flash SPI durante caídas transitorias de tensión provocadas por picos de transmisión Wi-Fi.
Proceso de arranque en dos fases: la ROM interna (1ª etapa) verifica los pines de arranque e inicia el Second-Stage Bootloader ubicado en la Flash, el cual carga la tabla de particiones y transfiere el control a la aplicación.
En la práctica
Permite seleccionar entre múltiples particiones de firmware (fábrica, OTA_0, OTA_1) según el estado del sistema.
Sistema operativo de tiempo real adaptado por Espressif para multitarea simétrica multinúcleo (Symmetric Multiprocessing - SMP), administrando colas, semáforos, mutexes y prioridades de tareas en ambos núcleos.
En la práctica
Creación de tareas independientes con `xTaskCreatePinnedToCore()` fijadas específicamente al Core 0 o al Core 1.
Macros de compilación del ESP-IDF que fuerzan la ubicación de funciones en la memoria interna IRAM (en lugar de la Flash SPI) o datos en DRAM, requisito indispensable para rutinas de interrupción (ISRs).
En la práctica
Previene caídas por Guru Meditation si ocurre una interrupción mientras la memoria Flash SPI se encuentra ocupada escribiendo datos.
Archivo de configuración que divide el espacio de la memoria Flash SPI en sectores lógicos con propósitos específicos: bootloader, datos de calibración NVS, aplicaciones de firmware y sistemas de archivos.
En la práctica
Configuración esencial para habilitar particiones duales de actualización inalámbrica OTA (`ota_0` y `ota_1`).
Mecanismo que permite actualizar el firmware de dispositivos conectados vía Wi-Fi, Ethernet o BLE, escribiendo la nueva versión en una partición secundaria y alternando el puntero de arranque de forma atómica.
En la práctica
Cuenta con soporte para reversión automática (rollback) si el nuevo firmware falla en su primera ejecución.
Biblioteca y partición de almacenamiento en memoria Flash organizada en pares clave-valor. Incluye balanceo de desgaste (wear leveling) y cifrado con claves basadas en eFuses para datos sensibles de configuración.
En la práctica
Utilizada por el ESP-IDF para guardar credenciales Wi-Fi (SSID/contraseña) y claves criptográficas de forma segura.
Estructuras de archivos sobre memoria Flash SPI. LittleFS es el estándar moderno, más rápido, resistente a fallos de alimentación y con menor sobrecarga de RAM que el obsoleto SPIFFS.
En la práctica
Almacenamiento de páginas web (HTML/CSS/JS), imágenes de interfaz y certificados SSL en la memoria Flash local.
Estándar de depuración por hardware que permite pausar la ejecución de la CPU, inspeccionar el valor de registros, recorrer el código paso a paso y evaluar puntos de interrupción en tiempo real.
En la práctica
Depuración integrada mediante USB Serial/JTAG en ESP32-S3/C3/C6 o mediante sondas externas como ESP-PROG.
Con los términos a mano, compare las series lado a lado o responda al selector para encontrar el modelo que se adapta a su proyecto.