Präzise Definitionen, Hardware-Parameter und praktische Beispiele für jeden Begriff des Ökosystems – von ADC bis Secure Boot.
Basisbefehlssatz des Prozessors. Die klassischen ESP32-, S2- und S3-Modelle nutzen proprietäre Tensilica-Xtensa-Kerne (LX6/LX7). Die modernen Serien C (C2, C3, C5, C6, C61), H (H2, H4) und P (P4) setzen auf die offene, modulare und effiziente 32-Bit-RISC-V-Architektur.
Unabhängige zentrale Verarbeitungseinheiten. Dual-Core-Chips ermöglichen es, einen Kern (Core 0) ausschließlich für Wi-Fi-/Bluetooth-Funk und FreeRTOS-Scheduling zu reservieren, während der zweite Kern (Core 1) vollständig für Benutzeranwendungen frei bleibt.
Verarbeitungsgeschwindigkeit in Megahertz (MHz). ESP-IDF passt die Taktfrequenz im Betrieb dynamisch an (Dynamic Frequency Scaling - DFS), um in Leerlaufphasen Energie zu sparen.
Unabhängiger stromsparender Sekundärprozessor, der Befehle ausführen, analoge Sensoren (ADC), I2C und GPIOs abfragen kann, während die Hauptkerne im Deep Sleep vollständig abgeschaltet bleiben.
Spezialisierte Silizium-Befehlssatzerweiterungen, die mathematische Vektor- und Matrixoperationen mit Ganzzahlen (int8/int16) parallel verarbeiten und so Faltungsnetze (CNNs) und Signalverarbeitung beschleunigen.
Hardware-Recheneinheit für Gleitkommaoperationen, die Additionen, Multiplikationen und Divisionen von Dezimalzahlen (float) in einem einzigen Taktzyklus ohne Software-Emulation ausführt.
Exklusiver 2D-Grafikbeschleuniger des ESP32-P4 für beschleunigte Bildverarbeitung: Frame-Rotation, Skalierung (Scaling), Alpha-Blending und Farbraumkonvertierung (RGB565, ARGB8888, YUV420).
In der Praxis
Ermöglicht das Rendering komplexer Benutzeroberflächen (LVGL) bei 60 FPS ohne Belastung der Haupt-CPU-Kerne.
Einmalig programmierbare mikroskopische Sicherungen (One-Time Programmable - OTP) im Silizium. Dienen zur dauerhaften Speicherung von kryptografischen Hardware-Schlüsseln, MAC-Adressen und Sicherheitsparametern.
In der Praxis
Das Setzen der Schutz-eFuses sperrt unsichere Boot-Modi dauerhaft und schützt den Flash-Verschlüsselungsschlüssel.
Hardwarebasierter Sicherheitsmechanismus, der sicherstellt, dass nur mit einem vertrauenswürdigen privaten Schlüssel (RSA-3072 oder ECDSA-V2) signierte Firmware gestartet werden kann. Verhindert das Ausführen unautorisierter Binärdateien.
Transparente Echtzeitverschlüsselung der Inhalte des externen Flash-Speichers mittels AES-XTS (128 oder 256 Bit). Der kryptografische Schlüssel wird in eFuses abgelegt und kann per Software nicht ausgelesen werden.
In der Praxis
Das direkte physische Auslesen des Flash-Chips mit externen Programmiergeräten liefert lediglich unlesbare Chiffredaten.
Dedizierte Hardware-Sicherheitsperipherie auf modernen ESP32-SoCs (ESP32-C6, C61, P4) zur sicheren Speicherung, Ableitung und Zugriffskontrolle kryptografischer Schlüssel ohne Offenlegung im CPU-RAM.
In der Praxis
Sichere Schlüsselableitung für TLS-Verbindungen und Datenspeicherung mit Hardware-Schutz gegen Speicher-Dumps.
Hardware-Beschleuniger für elliptische Kurven-Kryptografie (ECC) und digitale Signaturen (ECDSA) auf P-192- und P-256-Kurven. Beschleunigt TLS/DTLS-Verbindungsaufbauten und das Matter-Protokoll signifikant.
In der Praxis
Authentifizierung von Matter-Geräten und Erstellung digitaler Signaturen ohne nennenswerte CPU-Auslastung.
Hardware-Blöcke zur Berechnung von HMAC-Hashes und RSA-Signaturen, ohne dass der geheime private Schlüssel jemals in den RAM-Speicher der CPU geladen werden muss.
In der Praxis
Sichere Geräteauthentifizierung bei Cloud-Plattformen per mTLS ohne Risiko des Schlüsselabflusses.
Hardwarebasierter Zufallszahlengenerator basierend auf thermischem Rauschen und HF-Signalen des Funkempfängers. Liefert unverzichtbare physikalische Entropie für kryptografische Operationen.
In der Praxis
Erzeugung sicherer Session-Keys, Initialisierungsvektoren (IV) und Nonces für TLS und WPA3.
Hardware-Gegenmaßnahmen in Kryptografie-Engines (AES/RSA) zur Verschleierung von Stromverbrauchsprofilen, um Seitenkanalangriffe bei Berechnungen zu unterbinden.
In der Praxis
Integriert auf ESP32-S3, C3, C6, H2 und P4 zum Schutz gegen physische Laborangriffe.
Ultraschneller statischer Arbeitsspeicher direkt auf dem Chip, der in einem CPU-Taktzyklus für Befehlsausführung (IRAM) und dynamische Datenablage (DRAM) adressierbar ist.
Im Werk fest ins Silizium geschriebener Festspeicher mit dem First-Stage-Bootloader. Initialisiert grundlegende Takte, liest eFuses und lädt den sekundären Bootloader aus dem Flash-Speicher.
In der Praxis
Unterstützt den seriellen Download-Modus über UART oder USB zur Erstprogrammierung von Firmware.
Nichtflüchtiger externer oder In-Package-Speicher für Firmware, Partitionstabellen und Anwendungsdaten. Quad-SPI nutzt 4 Datenleitungen, Octal-SPI nutzt 8 Datenleitungen bei doppelter Bandbreite.
Externer dynamischer RAM über SPI/QPI/OPI-Busse, der sich durch interne Refresh-Logik wie statischer SRAM verhält. Erforderlich für Audiostreaming, Bildverarbeitung und grafische Oberflächen.
SRAM-Speicherbereiche in der batteriegepufferten RTC-Domäne (Real-Time Clock), die während des Deep-Sleep-Modus mit Strom versorgt werden und ihren Inhalt behalten.
In der Praxis
RTC Fast (8 KB) ermöglicht schnelle Befehlsausführung durch den ULP-Coprozessor; RTC Slow (8 KB) speichert Zustandsdaten und Messwerte.
Speicherreservierung in physischen SRAM-Bereichen, die direkt für Direct Memory Access (DMA) von Peripheriegeräten (SPI, I2S, LCD, ADC) ohne CPU-Beteiligung zugänglich sind.
In der Praxis
Nutzung von heap_caps_malloc(groesse, MALLOC_CAP_DMA) für Bildschirmpuffer bei schnellen SPI-Displays.
Zustand, in dem freier RAM-Speicher in viele kleine, nicht zusammenhängende Blöcke zerfällt, sodass größere zusammenhängende Speicheranforderungen fehlschlagen, obwohl insgesamt genug RAM frei ist.
In der Praxis
Vermeiden Sie dynamische String-Operationen in Schleifen; nutzen Sie statisch vorallokierte Puffer.
Moderner Wi-Fi-Standard mit wesentlichen Verbesserungen bei spektraler Effizienz, Latenz und Energieverbrauch in dichten IoT-Netzwerken durch OFDMA und Target Wake Time (TWT).
Fähigkeit des Funkteils, sowohl im etablierten 2.4-GHz-Band (höhere Reichweite) als auch im 5-GHz-Band (höhere Datenrate, weniger Störungen) zu kommunizieren.
In der Praxis
Der ESP32-C5 ist Espressifs erster SoC mit vollständigem Dual-Band-Wi-Fi 6.
Kerntechnologie von Wi-Fi 6, die Funkkanäle in Unterkanäle (Resource Units - RUs) aufteilt, sodass ein Router gleichzeitig mit mehreren IoT-Geräten ohne Paketkollisionen Daten austauschen kann.
In der Praxis
Reduziert Netzwerklatenzen in Smart-Home-Umgebungen mit Dutzenden vernetzten ESP32-C6-Knoten erheblich.
Stromsparfunktion von Wi-Fi 6, bei der IoT-Gerät und Access Point feste Aufwachzeiten aushandeln, wodurch das Funkmodul über lange Zeiträume im Tiefschlaf bleiben kann.
In der Praxis
Ermöglicht batteriebetriebenen ESP32-C6-Sensoren mehrjährige Laufzeiten mit einer Batterieladung.
Ursprünglicher Bluetooth-Standard für kontinuierliche Datenübertragungen mit mittlerer Bandbreite und drahtloses Audiostreaming über das A2DP-Profil.
In der Praxis
Verfügbar auf dem klassischen ESP32 für Bluetooth-Lautsprecher und serielle SPP-Verbindungen.
Extrem stromsparendes Funkprotokoll für autonome IoT-Geräte. Versionen ab 5.0 bieten 2-Mbps-Datenraten, Coded PHY für hohe Reichweite und Extended Advertising.
In der Praxis
Unterstützt auf allen modernen Serien wie ESP32-S3, C3, C6, H2 und C5.
Moderne Bluetooth-Audiogeneration basierend auf dem LC3-Codec über BLE, mit verbesserter Klangqualität, geringerem Stromverbrauch und Auracast-Broadcast-Audio.
In der Praxis
Unterstützt auf dem ESP32-H4 für Audioempfänger und Hörassistenzgeräte.
Energiesparender Funkstandard für Mesh-Netzwerke. Dient als physikalische Basis für Zigbee 3.0 und Thread zur herstellerübergreifenden Gebäudeautomation ohne Wi-Fi-Abhängigkeit.
Offener Smart-Home-Anwendungsstandard der Connectivity Standards Alliance (CSA), der herstellerübergreifende Interoperabilität mit Apple Home, Google Home, Alexa und SmartThings ermöglicht.
Physische Pins des Mikrocontrollers, die individuell als digitale Ein- oder Ausgänge konfiguriert werden können, inklusive interner Pull-up/Pull-down-Widerstände und Hardware-Interrupts.
In der Praxis
Abfrage von Tastern, Schalten von Relais und Statusanzeigen über LEDs.
Spezielle Pins, deren logischer Pegel beim Hardware-Reset vom ROM abgetastet wird, um den Betriebsmodus zu bestimmen: normaler Flash-Boot, serieller Download-Modus oder VDD_SDIO-Spannungswahl.
In der Praxis
GPIO0 muss auf Low (0) liegen, um den Programmiermodus zu aktivieren, oder auf High (1) für normalen Boot.
Hardware-Peripherie zur Umwandlung kontinuierlicher analoger Spannungen in diskrete 12-Bit-Digitalwerte (0 bis 4095). Aufgeteilt auf zwei Blöcke: ADC1 und ADC2.
In der Praxis
Messung von Batteriespannungen, Helligkeitssensoren (LDR) und Potentiometern.
Hardware-Wandler zur Ausgabe einer analogen Spannung proportional zu einem 8-Bit-Digitalwert an dedizierten Pins.
In der Praxis
Verfügbar an GPIO25 und GPIO26 des Ur-ESP32 zur Erzeugung von Audiosignalen und analogen Spannungskurven.
Hardware-PWM-Generator mit bis zu 16 Bit Auflösung, unabhängigen Kanälen und automatischer Hardware-Überblendung (Fading) ohne CPU-Last.
In der Praxis
Helligkeitssteuerung von LED-Streifen (RGB/RGBW) und Ansteuerung von Standard-Servos.
Spezialisierte PWM-Peripherie für Elektromotoren, Wechselrichter und H-Brücken mit automatischer Totzeit-Generierung (Dead-Time) und Fehlerschutzabschaltung.
Hardware-Sende- und Empfangsmodul für Infrarot- und Digitalimpulsfolgen mit Nanosekunden-Präzision ohne CPU-Beteiligung.
In der Praxis
Ideal zur Ansteuerung adressierbarer LED-Streifen (WS2812B/NeoPixel) und Dekodierung von Infrarot-Fernbedienungen.
Eigenständiger Hardware-Zähler zur Erfassung steigender und fallender Signalflanken externer Impulse, inklusive Entprellfiltern und Quadratur-Dekodierung.
In der Praxis
Auswertung von Drehgebern und Durchflusssensoren ohne Generierung ständiger CPU-Interrupts.
CAN 2.0B-kompatibler Hardware-Controller für robuste differentielle Datenübertragungen im Fahrzeug- und industriellen Bereich.
In der Praxis
Auslesen von Kfz-OBD-II-Schnittstellen und Kommunikation mit Industriesteuerungen (SPS).
Eingangspins mit kapazitiver Messschaltung zur Erkennung von Berührung oder Annäherung ohne externe Bauteile.
In der Praxis
Vandalismussichere Folientaster und berührungsempfindliche Oberflächen hinter Kunststoffgehäusen.
Schnelle parallele E/A-Schnittstelle auf neueren SoCs (ESP32-C6, P4) zur getakteten Mehrbit-Datenübertragung mit dediziertem Taktsignal.
In der Praxis
Anbindung schneller externer Sensoren, Spezialdisplays und proprietärer Funkmodule.
Integrierter USB-Hardware-Controller, der sowohl im Device-Modus (Tastatur, Maus, Massenspeicher) als auch im Host-Modus (Auslesen von USB-Sticks) betrieben werden kann.
Direkt ins Silizium integrierte Hardware-Schnittstelle, die einen virtuellen COM-Port (CDC) und JTAG-Debugging ohne externe Brückenchips (wie CP2102 oder CH340) bereitstellt.
In der Praxis
Firmware-Upload und Einzelschritt-Debugging in VS Code auf ESP32-C3, S3, C6, H2 und P4.
Schnelle USB-Schnittstelle mit bis zu 480 Mbit/s Datenübertragungsrate für Videoerfassung, UVC-Kameras und große Datenmengen.
In der Praxis
Nativ mit integriertem physikalischem Transceiver (PHY) im ESP32-P4-SoC enthalten.
Standardisierte serielle Hochgeschwindigkeits-Differenzialbusse der Mobile Industry Processor Interface für Kamerasensoren (CSI) und hochauflösende Displays (DSI).
In der Praxis
ESP32-P4 bietet MIPI CSI mit 2 Lanes (HD-Kameras) und MIPI DSI mit 2 Lanes (1080p-Touchscreens).
Dedizierte Hardware-Einheit zur Echtzeitkompression von Videodaten nach dem H.264-Standard (AVC) bei minimaler CPU-Auslastung.
In der Praxis
Ermöglicht Videocodierung bis zu 1080p bei 30 FPS auf dem Multimedia-Prozessor ESP32-P4.
Integrierter IEEE 802.3-Netzwerkcontroller, der lediglich einen externen RMII-PHY-Transceiver (z. B. LAN8720 oder IP101) für kabelgebundene Netzwerkverbindungen benötigt.
Parallele digitale Videoschnittstelle (Digital Video Port) mit 8 oder 16 Datenleitungen und Pixeltakt (PCLK) zur Bildeingabe von Standard-Kamerasensoren.
Voll funktionsfähiger Betriebszustand, bei dem CPU-Kerne, Peripherie und Funkmodule aktiv sind. Der Stromverbrauch liegt je nach Funkaktivität typischerweise zwischen 40 mA und 240 mA.
In der Praxis
Laufende Datenübertragungen über Wi-Fi oder rechenintensive Bildverarbeitung.
Betriebsmodus, bei dem die CPU normal weiterarbeitet, während das Funkmodul (Wi-Fi oder Bluetooth) zwischen den DTIM-Beacon-Intervallen abgeschaltet wird.
In der Praxis
Der Stromverbrauch sinkt auf etwa 15 bis 30 mA bei bestehender WLAN-Verbindung.
Zwischenschlafmodus, bei dem Takte und CPU angehalten werden, der SRAM-Inhalt jedoch vollständig erhalten bleibt. Die Aufwachzeit liegt unter einer Millisekunde.
In der Praxis
Stromverbrauch unter 1 bis 2 mA mit schnellem Aufwachen durch Timer, GPIO oder serielle Aktivität.
Tiefschlafmodus, bei dem CPU, Funk und der Großteil des SRAMs abgeschaltet sind. Nur die stromsparende RTC-Domäne bleibt aktiv, um Aufwachereignisse zu überwachen.
In der Praxis
Extrem geringer Stromverbrauch von 5 bis 150 µA – ideal für batteriebetriebene Wetterstationen und Sensoren.
Modus mit absolut minimalem Energieverbrauch, bei dem auch Hauptquarz und RTC Fast SRAM stromlos geschaltet werden. Nur der langsame RTC-Timer oder ein externer Pin können aufwecken.
Konfigurierbare Hardware-Ereignisse zum Aufwecken des SoCs aus dem Schlafmodus (Light Sleep oder Deep Sleep): RTC-Timer, GPIO-Pegelwechsel (ext0/ext1), Touch-Sensor oder ULP-Coprozessor.
In der Praxis
Periodisches Aufwachen alle 15 Minuten zur Sensordatenübermittlung mit sofortiger Rückkehr in den Tiefschlaf.
Interne Überwachungsschaltung für die Versorgungsspannung, die bei gefährlichen Spannungseinbrüchen einen kontrollierten Reset auslöst, um Flash-Datenkorruption zu verhindern.
In der Praxis
Löst die Fehlermeldung 'Brownout detector was triggered' aus, wenn die Stromversorgung bei Wi-Fi-Sendeimpulsen einbricht.
Startkette der Firmware: Das interne ROM (1. Stufe) initialisiert Basishardware und lädt den sekundären Bootloader aus dem Flash, der die Partitionstabelle liest und die Applikation startet.
In der Praxis
Prüft kryptografische Signaturen bei aktivem Secure Boot vor dem Programmstart.
Präemptives Echtzeitbetriebssystem, von Espressif für symmetrisches Multiprocessing (SMP) erweitert, das Tasks, Queues, Semaphoren und Software-Timer verwaltet.
In der Praxis
Ermöglicht die parallele Ausführung einer Sensor-Task auf Core 1 und des Netzwerk-Stacks auf Core 0.
Compiler-Makros, die Funktionen im schnellen Befehls-RAM (IRAM) oder Konstanten im Daten-RAM (DRAM) statt im externen SPI-Flash platzieren.
In der Praxis
Zwingend erforderlich für Interrupt-Serviceroutinen (ISRs), die während laufender Flash-Schreibvorgänge ausgeführt werden.
Konfigurationsdatei zur Aufteilung des Flash-Speichers: Bereiche für Bootloader, NVS-Speicher, App-Binärdateien (ota_0, ota_1) und Dateisysteme (LittleFS).
In der Praxis
Ermöglicht zwei getrennte Firmware-Partitionen für ausfallsichere OTA-Updates mit Rollback-Funktion.
Drahtlose Firmware-Aktualisierung über Wi-Fi oder Ethernet. Stürzt die neue Version ab oder bestätigt sie ihren Zustand nicht rechtzeitig, schaltet das System automatisch auf die vorherige funktionierende Firmware zurück.
In der Praxis
Verhindert, dass entfernt installierte IoT-Geräte durch fehlerhafte Software-Updates unbrauchbar werden.
Schlüssel-Wert-Speicherbibliothek in einer dedizierten Flash-Partition zum dauerhaften Speichern von Wi-Fi-Zugangsdaten und Geräteeinstellungen mit optionaler Hardware-Verschlüsselung.
In der Praxis
Sichere Ablage von WLAN-Passwörtern und Authentifizierungszertifikaten.
Integrierte Dateisysteme für NOR-Flash-Speicher mit Wear-Leveling-Schutz vor vorzeitiger Speicherabnutzung. LittleFS ist moderner, stromausfallsicherer und deutlich schneller als SPIFFS.
In der Praxis
Speicherung von HTML-, CSS- und JavaScript-Dateien für lokale Weboberflächen auf dem ESP32.
Hardware- und Software-Debugging-Schnittstelle zum Setzen von Hardware-Breakpoints, Inspizieren von Variablen und Verfolgen der Programmausführung in Echtzeit.
In der Praxis
Direktes Hardware-Debugging über den internen USB-Serial/JTAG-Port in VS Code auf modernen SoCs (ESP32-S3, C3, C6, P4).
Mit den Begriffen zur Hand vergleichen Sie die Serien Seite an Seite oder nutzen Sie die Auswahlhilfe, um das Modell für Ihr Projekt zu finden.